Vés al contingut
  • Català
  • Castellano
  • English
Designing RISC-V-based Accelerators for next generation Computers
Menú
  • Inici
  • Sobre DRAC
  • Consorci
    • Socis
    • Col·laboradors
    • Advisory Board
  • Resultats
    • Publicacions
    • Lliurables
  • Media
    • Notícies
    • Esdeveniments
    • Branding
    • Retalls de premsa
  • Contacte

Notícies

25/02/2022
Quarta reunió General
20/12/2021
[Tech] Bloc IP ADC Delta-Sigma de Capacitats Commutades d’Alta Resolució i Baix Consum per Edge Computing en Aplicacions IoT
16/11/2021
[Tech] Lagarto Ka: El nucli d'alt rendiment per a DRAC
17/10/2021
[Tech]: Co-Disseny HW/SW Basat en HLS del Criptosistema Post-Quàntic Classic McEliece
14/10/2021
Apropem DRAC la indústria
15/09/2021
[Tech] Ampliació del nucli de RISC-V amb les extensions de virtualització
23/07/2021
Tercera reunió General Online
16/07/2021
[Tech] Flux de disseny: síntesis lògica i síntesis física
15/06/2021
[Tech] Accelerador FPGA de l'algorisme wavefront per a l'alineament de seqüencies genòmiques
07/06/2021
[Tech] Nou PLL pel processador DVINO, un nou membre de la família Lagarto RISC-V

Paginació

  • Primera pàgina « First
  • Pàgina anterior ‹‹
  • Pàgina 1
  • Pàgina actual 2
  • Pàgina 3
  • Pàgina 4
  • Pàgina següent ››
  • Última pàgina Last »
LOGO DRU + EU

 

El projecte DRAC amb número d'expedient 001-P-001723 ha estat cofinançat en un 50% amb 2.000.000,00€ pel Fons Europeu de Desenvolupament Regional de la Unió Europea en el marc de el Programa Operatiu FEDER de Catalunya 2014-2020, amb el suport de la Generalitat de Catalunya.

Copyright 2020 © All Rights Reserved.

  • Inici
  • Sobre DRAC
  • Consorci
    • Socis
    • Col·laboradors
    • Advisory Board
  • Resultats
    • Publicacions
    • Lliurables
  • Media
    • Notícies
    • Esdeveniments
    • Branding
    • Retalls de premsa
  • Contacte