Vés al contingut
  • Català
  • Castellano
  • English
Designing RISC-V-based Accelerators for next generation Computers
Menú
  • Inici
  • Sobre DRAC
  • Consorci
    • Socis
    • Col·laboradors
    • Advisory Board
  • Resultats
    • Publicacions
    • Lliurables
  • Media
    • Notícies
    • Esdeveniments
    • Branding
    • Retalls de premsa
  • Contacte

Notícies

01/12/2022
DRAC Final Event
25/11/2022
[Tech] Nous resultats sobre atacs i mesures defensives de canals laterals de memòria cau
06/10/2022
[Tech] Afegint suport hardware a la virtualització pel processador Sargantana
27/09/2022
[Tech] Desenvolupament d’una plataforma de test específica per Sargantana
28/07/2022
[Tech] Acceleració de l'alineament de seqüències amb l'algorisme Wavefront en plataformes GPU
13/07/2022
Cinquena Reunió General
07/06/2022
[Tech] Un model de seguretat per memòries cau amb protecció basada en l’aleatorització
25/04/2022
[Tech] Què hi ha dins del xip Sargantana?
11/04/2022
[Tech] Sargantana, la tercera generació dels processadors Lagarto, enviat a fabricar via Europractice
09/03/2022
[Tech] Acceleració de l'ús de filtres pre-alineament en problemes de mapeig de seqüències curtes utilitzant eines de síntesi d'alt nivell (HLS)

Paginació

  • Pàgina actual 1
  • Pàgina 2
  • Pàgina 3
  • Pàgina 4
  • Pàgina següent ››
  • Última pàgina Last »
LOGO DRU + EU

 

El projecte DRAC amb número d'expedient 001-P-001723 ha estat cofinançat en un 50% amb 2.000.000,00€ pel Fons Europeu de Desenvolupament Regional de la Unió Europea en el marc de el Programa Operatiu FEDER de Catalunya 2014-2020, amb el suport de la Generalitat de Catalunya.

Copyright 2020 © All Rights Reserved.

  • Inici
  • Sobre DRAC
  • Consorci
    • Socis
    • Col·laboradors
    • Advisory Board
  • Resultats
    • Publicacions
    • Lliurables
  • Media
    • Notícies
    • Esdeveniments
    • Branding
    • Retalls de premsa
  • Contacte