Vés al contingut
Català
Castellano
English
Designing RISC-V-based Accelerators for next generation Computers
Menú
Inici
Sobre DRAC
Consorci
Socis
Col·laboradors
Advisory Board
Resultats
Publicacions
Lliurables
Media
Notícies
Esdeveniments
Branding
Retalls de premsa
Contacte
Notícies
07/06/2022
[Tech] Un model de seguretat per memòries cau amb protecció basada en l’aleatorització
25/04/2022
[Tech] Què hi ha dins del xip Sargantana?
11/04/2022
[Tech] Sargantana, la tercera generació dels processadors Lagarto, enviat a fabricar via Europractice
09/03/2022
[Tech] Acceleració de l'ús de filtres pre-alineament en problemes de mapeig de seqüències curtes utilitzant eines de síntesi d'alt nivell (HLS)
20/12/2021
[Tech] Bloc IP ADC Delta-Sigma de Capacitats Commutades d’Alta Resolució i Baix Consum per Edge Computing en Aplicacions IoT
16/11/2021
[Tech] Lagarto Ka: El nucli d'alt rendiment per a DRAC
17/10/2021
[Tech]: Co-Disseny HW/SW Basat en HLS del Criptosistema Post-Quàntic Classic McEliece
14/10/2021
Apropem DRAC la indústria
15/09/2021
[Tech] Ampliació del nucli de RISC-V amb les extensions de virtualització
23/07/2021
Quarta reunió General Online
Paginació
Pàgina actual
1
Pàgina
2
Pàgina
3
Pàgina següent
››
Última pàgina
Last »
Inici
Sobre DRAC
Consorci
Socis
Col·laboradors
Advisory Board
Resultats
Publicacions
Lliurables
Media
Notícies
Esdeveniments
Branding
Retalls de premsa
Contacte