Pasar al contenido principal
  • Català
  • Castellano
  • English
Designing RISC-V-based Accelerators for next generation Computers
Menú
  • Inicio
  • Sobre DRAC
  • Consorcio
    • Socios
    • Colaboradores
    • Advisory Board
  • Resultados
    • Publicaciones
    • Entregables
  • Media
    • Noticias
    • Eventos
    • Branding
    • Recortes de prensa
  • Contacto

Noticias

01/12/2022
DRAC Final Event
25/11/2022
[Tech] Nuevos resultados sobre ataques y medidas defensivas de canales laterales de memoria cache
06/10/2022
[Tech] Añadiendo soporte hardware a la virtualización al procesador Sargantana
27/09/2022
[Tech] Desarrollo de una plataforma de test específica para Sargantana
28/07/2022
[Tech] Aceleración del alineamiento de secuencias genómicas con el algoritmo Wavefront en plataformas GPU
13/07/2022
Quinta Reunión General
07/06/2022
[Tech] Un modelo de seguridad para memorias caché con protección basada en aleatorización
25/04/2022
[Tech] ¿Qué hay dentro del chip Sargantana?
11/04/2022
[Tech] Sargantana, la tercera generación de procesadores Lagarto, enviada a fabricar via Europractice
09/03/2022
[Tech] Aceleración del uso de filtros pre-alineamiento en problemas de mapeo de secuencias cortas utilizando herramientas de síntesis de alto nivel (HLS)

Paginación

  • Página actual 1
  • Página 2
  • Página 3
  • Página 4
  • Siguiente página ››
  • Última página Last »
LOGO DRU + EU

 

El proyecto DRAC con número de expediente 001-P-001723 ha sido cofinanciado en un 50% con 2.000.000,00€ por el Fondo Europeo de Desarrollo Regional de la Unión Europea en el marco del Programa Operativo FEDER de Cataluña 2014-2020, con el soporte de la Generalitat de Cataluña.

Copyright 2020 © All Rights Reserved.

  • Inicio
  • Sobre DRAC
  • Consorcio
    • Socios
    • Colaboradores
    • Advisory Board
  • Resultados
    • Publicaciones
    • Entregables
  • Media
    • Noticias
    • Eventos
    • Branding
    • Recortes de prensa
  • Contacto