Pasar al contenido principal
  • Català
  • Castellano
  • English
Designing RISC-V-based Accelerators for next generation Computers
Menú
  • Inicio
  • Sobre DRAC
  • Consorcio
    • Socios
    • Colaboradores
    • Advisory Board
  • Resultados
    • Publicaciones
    • Entregables
  • Media
    • Noticias
    • Eventos
    • Branding
    • Recortes de prensa
  • Contacto

Noticias

11/04/2022
[Tech] Sargantana, la tercera generación de procesadores Lagarto, enviada a fabricar via Europractice
09/03/2022
[Tech] Aceleración del uso de filtros pre-alineamiento en problemas de mapeo de secuencias cortas utilizando herramientas de síntesis de alto nivel (HLS)
20/12/2021
[Tech] Bloque IP ADC Delta-Sigma de Capacidades Conmutadas de Alta Resolución y Bajo Consumo para Edge Computing en Aplicaciones IoT
16/11/2021
[Tech] Lagarto Ka: El núcleo de alto rendimiento para DRAC
17/10/2021
[Tech]: Co-Diseño HW/SW Basado en HLS del Criptosistema Post-Cuántico Classic McEliece
14/10/2021
Acercamos DRAC la industria
15/09/2021
[Tech] Ampliación del núcleo de RISC-V con las extensiones de virtualización
23/07/2021
Tercera reunión General Online
16/07/2021
[Tech] Flujo de diseño: síntesis lógica y síntesis física
15/06/2021
[Tech] Acelerador FPGA del algoritmo wavefront para el alineamiento de secuencias genómicas

Paginación

  • Página actual 1
  • Página 2
  • Página 3
  • Siguiente página ››
  • Última página Last »
LOGO DRU + EU

 

El proyecto DRAC con número de expediente 001-P-001723 ha sido cofinanciado en un 50% con 2.000.000,00€ por el Fondo Europeo de Desarrollo Regional de la Unión Europea en el marco del Programa Operativo FEDER de Cataluña 2014-2020, con el soporte de la Generalitat de Cataluña.

Copyright 2020 © All Rights Reserved.

  • Inicio
  • Sobre DRAC
  • Consorcio
    • Socios
    • Colaboradores
    • Advisory Board
  • Resultados
    • Publicaciones
    • Entregables
  • Media
    • Noticias
    • Eventos
    • Branding
    • Recortes de prensa
  • Contacto